作者：李鹏辉viterbi译码器fpga卷积码流水线结构
摘要：本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求.
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《中国集成电路》（CN：11-5209/TN）是一本有较高学术价值的大型月刊，自创刊以来，选题新奇而不失报道广度，服务大众而不失理论高度。颇受业界和广大读者的关注和好评。 《中国集成电路》报道内容涉及半导体微电子科学与技术及其应用的各个领域，包括微电子器件与电路的基础及其设计技术、电子设计自动化、工艺技术、设备材料、封装技术、产业发展、应用技术及市场等。
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