作者：赵崇辉; 赵旦峰; 齐金月viterbi译码器卷积码多约束长度fpga幸存路径存储器单元
摘要：现有的各通信系统中卷积码的约束长度各不相同.为充分利用现有资源很有必要研究多约束长度的Viterbi译码器.基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题.主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题.
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《应用科技》（CN：23-1191/U）是一本有较高学术价值的大型双月刊，自创刊以来，选题新奇而不失报道广度，服务大众而不失理论高度。颇受业界和广大读者的关注和好评。 《应用科技》集科学性、前沿性、实用性于一体，以高等院校、科研院所的科研人员以及相关学者为读者对象，主要设有船舶与海洋工程、智能科学与技术、现代电子技术、计算机技术与应用、自动化技术、机电工程、材料与化学、核科学技术与应用等栏目。
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