基于改进的布斯算法FPGA嵌入式18×18乘法器

作者：王鲁豫; 陈春深; 国磊布斯算法部分积两级超前进位加法器

摘要：设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18b有符号或17b无符号数的乘法运算。该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46ns。

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