作者：郑子遇; 江先阳; 汤知日忆阻器全加器布尔逻辑门乘法器扩展
摘要：针对在基于忆阻器的全加器设计中,在级联时前级结构需要向后级结构输出的结果以阻值的形式储存在忆阻器中无法直接获取的问题,设计了一种将忆阻器的阻值转换为电压值以方便输出的新结构.基于提出的新结构,改进了基于忆阻器的全加器设计,以此为基础设计了基于忆阻器的乘法器,并实现了乘法器的位宽扩展.以两位乘法器为例,基于HP模型,利用LTspice XVII仿真,展示提出的读出结构可以有效支持乘法器的位宽扩展.
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