作者：沙亚兵 李文石bisrecc时延面积功耗
摘要：BISR本质是自动实现电路内部纠错.为监督SARM中的176bit宽并行数据,提出一种基于扩展汉明码设计BISR电路的优化技术.将并行数据劈裂为两个模块,分别利用基于扩展汉明码的独立ECC,组建BISR架构.根据异或逻辑的可交换性,重排子运算项,建立XOR-Tree可合并项的特征图,观察与提取可以共用的子运算项,借助这种＂兼容＂策略优化XOR-Tree,在TSMC 90nm工艺中满足了降低时延和面积的工程要求.仿真结果显示,时延与面积分别降低了约28%和约35%,功耗降低约36%.最终时延为1.5ns,面积为6 200μm^2,功耗是0.54mW,表明了本优化方法的有效性.
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