作者：李子磊 刘政林 霍文捷 邹雪城高速存储高吞吐率并行全流水结构
摘要：基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法．设计通过展开数据通路的方式，提高了吞吐率；同时还通过采用内部流水线结构优化关键路径的方式，提高了电路的时钟频率和整体工作性能．在UMC90nm CMOS工艺条件下，所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52．28％．分析结果表明，该硬件模块完全满足现阶段高速加密存储的需要．
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