作者：齐国元; 胡玉庆; 万彰凯超混沌veriloghdl伪随机数发生器fpganist测试
摘要：针对基于超混沌的伪随机数发生器占用资源高、迭代次数多等问题,设计了一种基于Qi超混沌系统的单精度浮点数伪随机数发生器.采用分时复用的思想以节省系统资源占用,并且利用高维混沌及计算机浮点数格式的特点,可以有效地减少系统迭代次数.采用Verilog HDL、模块化设计思想实现了超混沌系统的设计.仿真结果表明:本设计占用资源少,仅占4 947个逻辑单元;伪随机序列生成速率最高可为23.8 Mbps;给出了在Cyclone IV ep4ce15f17c8开发平台实现结果,并且NIST统计测试结果表明该伪随机数发生器产生的伪随机序列能够通过15项测试.
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