作者:王汝; 张雷鸣延迟锁定环占空比调整时钟倍频
摘要:本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。
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《科技创新导报》(旬刊)创刊于2004年,由中国航天科技集团公司主管,中国宇航出版有限责任公司;北京合作创新国际科技服务中心主办,CN刊号为:11-5640/N,自创刊以来,颇受业界和广大读者的关注和好评。
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