作者：朱瑶华pipeline嵌入式闪存高速读取
摘要：基于冠捷半导体高速闪存IP的现有结构,提出一种Pipeline结构的解决方案,对于高速闪存IP设计中速度时序控制进行研究,达到优化闪存读取速度的目的。利用2周期或3周期Pipeline结构,在读取当前地址的同时,同时开始下一个地址的读取工作,使不同阶段的工作同时在一个时间段内完成。锁存器锁存上一个地址的结果,从而不会影响到下一个地址的读取操作。在55 nm嵌入式闪存工艺平台上仿真通过,实现闪存IP读取频率从100 MHz到166 MHz的提升。
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