作者：唐晓燕; 梁光胜; 王玮verilog硬件描述语言分频器设计fpga器件逻辑电路设计数字逻辑电路时钟信号分频比奇数整数
摘要：在复杂数字逻辑电路设计中．经常会用到多个不同的时钟信号。介绍一种通用的分频器，可实现2～256之间的任意奇数，偶数、半整数分频。首先简要介绍了FPGA器件的特点和应用范围。接着介绍了通用分频器的基本原理和分类，并以分频比为奇数7和半整数6．5的分频器设计为例，介绍了在Quartusll开发软件下．利用Verilog硬件描述语言来设计数字逻辑电路的过程和方法。
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