为高速A／D转换应用设计无噪声时钟

时钟电路时基抖动噪声时钟adc器件信号发生器

摘要：A/D转换设计中的噪声有三个来源:量化噪声、ADC自身产生的噪声以及源于转换器周围电路设计与布局方法的噪声.前两种噪声主要取决于在设计中选择的ADC器件.第三种噪声则主要是设计能力的反映,特别是时钟电路.时钟信号上无用的时基抖动、时钟线的错误设计以及时钟线布线错误等,都可以使噪声耦合到模拟信号转换过程中.

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