上升时间总线电路噪声抑制上拉电阻时间问题上升沿
摘要：1引言 包含2线总线（例如：I^2C或SMBus）的应用需要在上升时间、电源损耗、噪声抑制等参数之间做出折衷。漏极开路总线从低电平跳变到高电平的上升时间是由上拉电阻和总线电容决定的。因此，在增加外设、布线长度和连接器时，很难保持干净快速的上升沿。为了解决上升时间问题，提出了一种上升时间加速电路，用一种简单方式加速上升沿．提高噪声抑制并降低功耗。
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《电子设计工程》（CN：61-1477/TN）是一本有较高学术价值的大型半月刊，自创刊以来，选题新奇而不失报道广度，服务大众而不失理论高度。颇受业界和广大读者的关注和好评。 《电子设计工程》是经国家新闻出版总署、国际科技部批准的电子应用类期刊，多次评为陕西省优秀期刊。以其创新性、实用性、前瞻性，努力提升自身学术水平，是目前国内介绍电子应用技术的主要期刊之一，是国家正式刊物。
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