作者：许可敬; 胡旭; 杨季; 冯曦; 胡毅; 唐晓柯布局布线拥塞partial芯片面积深亚微米工艺后端设计标准单元时序收敛
摘要：随着深亚微米工艺的广泛应用,集成电路后端设计面临诸多挑战,其中成本的降低变得越来越重要,降低芯片面积成为降低成本一重要因素。在降低芯片面积时通常会产生布线拥塞问题。拥塞不仅会导致芯片无法绕通还会导致时序和串扰问题。拥塞有多种可能原因引起,其中一种是由局部高密度标准单元引起的拥塞,这种拥塞在芯片版图实现时可以采取加partial placement blockage方式,并在不同阶段逐步降低其百分比,增加标准单元的利用率的方式来解决。实验结果表明,该方法在解决芯片拥塞问题的同时可以更好的实现时序收敛,完成芯片设计。
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