作者：王巍; 熊拼搏; 周浩; 袁军抽头延迟链d触发器
摘要：本文提出一种基于0.18μm CMOS抽头延迟链时间数字转换器（TDC,Time-to-Digital Converter）,共设计128级压控延迟链。通过对称结构延迟锁相环的使用,增加了延迟链的稳定性,减小了系统时钟歪斜与抖动。仿真结果表明：电源电压为1.8V,参考时钟频率为250MHz时,TDC最低有效位（LSB）约为84.6ps,有效精度（RMS）约为40.6ps,
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