viterbi信息理论约束长度卷积码盲多用户检测码率维特比译码中国集成电路路由选择通信学报
摘要：<正> 1210 信息理论与技术0524991大约束度 Viterbi 译码器在 FPGA 中的实现[刊,中]/李鹏辉//中国集成电路.—2005,(7).—43-46(C2)本文介绍了针对约束长度为9,码率为1/2卷积码的 Viterbi 译码器在 FPGA 中的一种实现方案。其中采用了串并结合的方法兼顾面积和速度,并用流水线来提高译码速度。测试结果表明,本设计消耗硬件资
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