作者：石惠敏; 方振国; 陈建国; 董坤; 胡锋时序逻辑电路状态机veriloghdl语言模块化设计
摘要：针对不同状态机的状态分配及功能输出不同,提出一种归一化的系统设计方法,通过中规模集成器件设计状态机中组合逻辑部分,集成计数器设计时序逻辑部分,设计过程清晰且可移植性高。并以四进制加法计数器和减法计数器为例,详细阐述了设计方法,通过QuartusⅡ软件进行了仿真和实测实验。研究结果显示,采用系统化设计方法的结果与采用传统触发器方法设计的结果完全一致,从而验证了该方法的有效性。
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