低功耗异或同或电路的设计研究

作者：兰景宏; 王芳; 吉利久; 贾嵩低功耗布尔逻辑异或门界或同或逻辑传输门实现

摘要：提出了2种传输管实现的新型低功耗异或门结构，UPPL（Unsymmetrical Push Pull Pass Transistor Logic）结构和CPPL（Complementary Push Pull Pass Transistor Logic）结构，两者均为非互补输入，互补输出，都能够同时产生异或和同或信号，且输出为全摆幅电压。对新结构在0．18μm工艺1．8V电压下进行了hspice仿真，与已有同类电路在速度、功耗和功耗延迟乘积方面进行了比较。UPPL结构和CPPL结构与2003年Mohamed Elgamel提出的最新设计相比，空负载时，功耗延迟乘积项分别有61．0％和58．4％的降低；扇出为3时，分别有25．3％和45．3％的降低。

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