作者：雷能芳sdram控制器状态机verilog硬件描述语言时序仿真
摘要：针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列（FPGA）设计SDRAM控制器的方法.使用状态机的设计思想,采用Verilog硬件描述语言对时序控制程序进行了设计.通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读写仿真波形图时序合理、逻辑正确.
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《电子设计工程》（CN：61-1477/TN）是一本有较高学术价值的大型半月刊，自创刊以来，选题新奇而不失报道广度，服务大众而不失理论高度。颇受业界和广大读者的关注和好评。 《电子设计工程》是经国家新闻出版总署、国际科技部批准的电子应用类期刊，多次评为陕西省优秀期刊。以其创新性、实用性、前瞻性，努力提升自身学术水平，是目前国内介绍电子应用技术的主要期刊之一，是国家正式刊物。
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